avatar
Работаю с ПЛИС уже 3 года. Готов помочь по мере возможности.
Что за проект, опишите пожалуйста.
avatar
Овервью микросхемы можно почитать вот тут, там-же и ссылки на остальные части документации.

PN, соответственно, ZC7020.
avatar
Конечно пишите, будет очень интиресно!!! Работал с микроконтроллерами, и очень немного с ПЛИС на verilog. Очень интересный ваш кристалл. Подобное есть в Cypress psoc3 и Psoc5, можно писать свои модули на verilog. Но там и близко нет
85k программируемых ячеек


Какой PN микросхемы, и где можно найти datasheet?
avatar
Тема очень интересная, 2 ядра должно быть весьма занятно, как с точки зрения ОС, так и просто прогать
avatar
О, как-раз недавно в руках крутил zedboard. Штука крутая, но лично у меня нет под такое задач. На сколько я знаю, в среднем, задачи для такой штуковины сводятся к компьютерному зрению.

На кикстартере недавно пролетал суперкомпьютер на zinq, но тоже, для чего его применять — не особо понятно.

Как проект — штука классная и интересная, но неплохо было бы, если бы ты обрисовал, что на нем делать можно-то?
avatar
Спасибо заценную Информацию.
avatar
Теперь понятно, спасибо! Жду продолжения :)
avatar
Скорее, наоборот, предтопологический анализ подразумевает «идеальный» провод.
Его длина и импеданс настраиваются через Menu -> Setup Options окна Signal Integrity (т.е. для всех неразведенных проводников задается длина и импеданс). Ширина соответствует Preffered для Top.

Для разведенных проводников импеданс расчитывается по формуле (рис.3 статьи):

(87/SQRT(Er+1.41))*LN(5.98*TraceToPlaneDistance/(0.8*TraceWidth + TraceHeight)

Ширина соответствует Prefered Width в Design Rules для соответствующего слоя.
Толщина, расстояние до опорного слоя земли/питания и диэлектрическая проницаемость настраиваются в Layer Stack Manager.
Параметры входных/выходных буферов соответствуют модели в .ibis и не зависят от того — разведен ли проводник или нет.

Можете ради эксперимента изменить Preferred толщину проводников на Top Layer с 10 до 20 mil.
После чего, нажав Reanalyze design… в окне Signal Integrity увидим, что импеданс неразведенных линий изменился с 61,98 до 42,24 Ом.
avatar
Ага, то есть даже в предтопологическом анализе есть некий «неидеальный» провод. А где тогда задаются его параметры?
avatar
Абсолютно верно. Предтопологический анализ подразумевает соединение выводов некоторым «виртуальным» проводником, и моделирование производится при «стандартных» настройках толщины проводника, расстояния до опорного слоя земли и прочих параметров. Постопологический анализ подразумевает учет параметров проводника (длина, толщина, расстояние до опорного слоя земли) и влияние пассивных компонентов на пути соединяющего проводника (терминирующие последующие резисторы, фильтрующие конденсаторы, диоды и т.д.).
avatar
Отличная статья, спасибо!

Насколько я понял, предтопологический анализ подразумевает, что ножки микросхем соединены непосредственно, а посттополочиеский уже учитывает плату, правильно?
avatar
Очень нужная статья. Спасибо тебе. Человечище!
avatar
Да! Я бы тоже был очень благодарен!
avatar
Спасибо! Забрал в закрома :)
avatar
очень прошу!
avatar
Пили, конечно. у нас тут много заинтересованных в хайспиде.
avatar
Если интересно — могу запилить статью о экспорте из Altium в HyperLinx и основе моделирования целостности сигналов (для быстрых линий — сгодится).
avatar
Спасибо за поддержку! Отлично!
avatar
Предлагаю и наш скромный вклад в сие полезное мероприятие, а именно Altera USB Blaster. Я думаю, со дня на день добавим еще пару вещей.
avatar
Круть, спасибо!