Спасибо всем за предложенные решения!
Как-то не пришло в голову, что в Verilog может быть такой подход.
Мне казалось думать нужно только о схемотехническом решении, а от него уже писать.
Кстати QuestaSim не жрет код, написанный господином BSVi. Говорит синтаксис используется для Verilog 2001 года ...

Добрый день. По заданию нужно описать на Verilog мажоритарный элемент на 13 входов. Проблема в том, что простая схема с использованием карт Карно к нему не подходит. Была найдена и описана такая схема http://ok-t.ru/helpiksorg/baza3/476127564641.files/image025.jpg .
module fulladder (c, a, b ...