Мне кажется, Paralella — какое-то кидалово… Они обещали схематику в начале года выложить — уже апрель… Плюс за 99$ нереально её сделать (только если Xilinx кристаллы нахаляву выдавать будет).
Оптический парктроник/видеокамера…
за основу будет взята Zedboard (с максимально возможным соответствием разводки памяти, загрузочных флешек, внешних интерфейсов)… планируется прикрепить фотоприемную матрицу и набор датчиков (акселерометр, гироскоп, компас).
Наружу по Еthernet выдавать картинку окружающей обстановки.
Конечно пишите, будет очень интиресно!!! Работал с микроконтроллерами, и очень немного с ПЛИС на verilog. Очень интересный ваш кристалл. Подобное есть в Cypress psoc3 и Psoc5, можно писать свои модули на verilog. Но там и близко нет
О, как-раз недавно в руках крутил zedboard. Штука крутая, но лично у меня нет под такое задач. На сколько я знаю, в среднем, задачи для такой штуковины сводятся к компьютерному зрению.
На кикстартере недавно пролетал суперкомпьютер на zinq, но тоже, для чего его применять — не особо понятно.
Как проект — штука классная и интересная, но неплохо было бы, если бы ты обрисовал, что на нем делать можно-то?
Скорее, наоборот, предтопологический анализ подразумевает «идеальный» провод.
Его длина и импеданс настраиваются через Menu -> Setup Options окна Signal Integrity (т.е. для всех неразведенных проводников задается длина и импеданс). Ширина соответствует Preffered для Top.
Для разведенных проводников импеданс расчитывается по формуле (рис.3 статьи):
Ширина соответствует Prefered Width в Design Rules для соответствующего слоя.
Толщина, расстояние до опорного слоя земли/питания и диэлектрическая проницаемость настраиваются в Layer Stack Manager.
Параметры входных/выходных буферов соответствуют модели в .ibis и не зависят от того — разведен ли проводник или нет.
Можете ради эксперимента изменить Preferred толщину проводников на Top Layer с 10 до 20 mil.
После чего, нажав Reanalyze design… в окне Signal Integrity увидим, что импеданс неразведенных линий изменился с 61,98 до 42,24 Ом.
Абсолютно верно. Предтопологический анализ подразумевает соединение выводов некоторым «виртуальным» проводником, и моделирование производится при «стандартных» настройках толщины проводника, расстояния до опорного слоя земли и прочих параметров. Постопологический анализ подразумевает учет параметров проводника (длина, толщина, расстояние до опорного слоя земли) и влияние пассивных компонентов на пути соединяющего проводника (терминирующие последующие резисторы, фильтрующие конденсаторы, диоды и т.д.).
Насколько я понял, предтопологический анализ подразумевает, что ножки микросхем соединены непосредственно, а посттополочиеский уже учитывает плату, правильно?
tqfp
...разрабатываем электронику вместе
за основу будет взята Zedboard (с максимально возможным соответствием разводки памяти, загрузочных флешек, внешних интерфейсов)… планируется прикрепить фотоприемную матрицу и набор датчиков (акселерометр, гироскоп, компас).
Наружу по Еthernet выдавать картинку окружающей обстановки.
Что за проект, опишите пожалуйста.
PN, соответственно, ZC7020.
Какой PN микросхемы, и где можно найти datasheet?
На кикстартере недавно пролетал суперкомпьютер на zinq, но тоже, для чего его применять — не особо понятно.
Как проект — штука классная и интересная, но неплохо было бы, если бы ты обрисовал, что на нем делать можно-то?
Его длина и импеданс настраиваются через Menu -> Setup Options окна Signal Integrity (т.е. для всех неразведенных проводников задается длина и импеданс). Ширина соответствует Preffered для Top.
Для разведенных проводников импеданс расчитывается по формуле (рис.3 статьи):
(87/SQRT(Er+1.41))*LN(5.98*TraceToPlaneDistance/(0.8*TraceWidth + TraceHeight)
Ширина соответствует Prefered Width в Design Rules для соответствующего слоя.
Толщина, расстояние до опорного слоя земли/питания и диэлектрическая проницаемость настраиваются в Layer Stack Manager.
Параметры входных/выходных буферов соответствуют модели в .ibis и не зависят от того — разведен ли проводник или нет.
Можете ради эксперимента изменить Preferred толщину проводников на Top Layer с 10 до 20 mil.
После чего, нажав Reanalyze design… в окне Signal Integrity увидим, что импеданс неразведенных линий изменился с 61,98 до 42,24 Ом.
Насколько я понял, предтопологический анализ подразумевает, что ножки микросхем соединены непосредственно, а посттополочиеский уже учитывает плату, правильно?